本技術以無線通訊之收發機模式化設計完成軟硬體開發流程。首先規劃完整之發射與接收架構含有時間、頻率、相位估測與補償之設計。針對細部架構，提出穩健地封包偵測之技術與低計算量之收發機估測與補償設計。

經由電腦模擬與設計驗證後，觀察到本技術提出之設計優於MathWorks公司之HDL Coder Toolbox之性能，全系統硬體電路執行速度可達110 MHz之性能。本開發技術僅利用幾個月時間，即可快速完成無線通訊之QAM全系統收發機硬體電路設計，相信本開發技術可推廣於「廠商會員自製通訊收發機FPGA硬體設計」